Tolérance aux pannes des circuits FPGAs à base de mémoire SRAM

De nos jours, les circuits FPGAs à base de mémoire SRAM sont omniprésents dans les applications électroniques embarquées. Ainsi, ces circuits sont devenus un acteur principal dans l’amélioration du rendement de l’ensemble du spectre des systèmes-sur-puce (SoC). Néanmoins, les pannes se sont accentuées dans ces technologies émergentes, qu’il s’agisse de pannes permanentes provenant d’une forte densité d’intégration, associée à une complexité élevée des procédés de fabrication, ou de pannes transitoires découlant des particules chargées qui heurtent les FPGAs dans leurs environnements d’exploitation. La tolérance aux pannes des circuits FPGAs à base de mémoire SRAM est donc un paramètre essentiel pour assurer la sûreté de fonctionnement des applications implémentées. Dans le cadre de cette thèse, nous proposons une stratégie de tolérance aux pannes qui s’accommode des contraintes de fiabilité pour un système implémenté dans un FPGA à base de mémoire SRAM. Cette stratégie présente une grande flexibilité et un coût faible comparé à la technique de la redondance modulaire triple (TMR), et permet la gestion en temps d’exécution qui est une caractéristique importante pour les applications critiques. Dans cette thèse, nous proposons également des tests spécifiques, appelés algorithmes March, qui permettent de détecter les pannes intra-mots dans la mémoire de configuration d’un circuit FPGA- SRAM. Ces tests présentent l’avantage de bénéficier d’une implémentation rapide et d’obtenir un taux de couverture élevé