Digital Front–End for Wideband Analog Front–End in a Multi–Standard Software Defined Radio Receiver

Perisian tertakrif radio merupakan suatu konsep yang sedang memperoleh momentum bagi merealisasikan terminal radio wayarles berbilang mod, berbilang jalur dan berbilang piawai supaya dapat beroperasi mengikut pelbagai piawai komunikasi mudah alih yang berbeza. Kertas kerja ini menyelidik beberapa isu seni bina dalam mempertimbangkan hujung hadapan penerima beranalog bagi perisian tertakrif radio yang beroperasi untuk pelbagai piawai dengan objektif utama agar pemprosesan isyarat digit dikembangkan ke arah antena. Arkitektur hujung hadapan beranalog yang paling sesuai dipertimbangkan untuk mereka bentuk hujung hadapan berdigit dan implementasi dilakukan menggunakan terminal perisian tertaktif radio. Simulasi yang dilakukan menunjukkan spesifikasi piawai GSM dan DECT dicapai menerusi penukar rendahan kuadratur berdigit dan penapisan berbilang kadar yang diwakili oleh penapis bersisir tertib lima, penapis FIR sinc songsang dan penuras FIR umum. Suatu arkitektur reka bentuk titik tetap ditakrifkan dan implementasi yang efisien dalam mengurangkan penggunaan sumber perkakasan FPGA serta keputusannya dilaporkan. Kata kunci: Penukaran analog ke digit, penapis FIR, pemodulat sigma delta, penukaran rendahan kuad, penapis berbilang kadar. Software defined radio (SDR) is a concept that has been gaining momentum in realizing a wireless multi–mode, multi–band, and multi–standard radio terminal, capable of operating according to a variety of different mobile communication standards. This paper investigates a number of architectural issues and trade–offs involved in the consideration of receiver analog front–end for a multi–standard SDR with a fundamental objective of expanding the digital signal processing (DSP) towards the antenna. The most suitable analog front-end architecture is considered to design digital front–end and the implementation is done in a SDR terminal. The simulation undertaken demonstrated that GSM and DECT standards specifications are met by a multiplier less digital quadrature downconversion and multirate filtering composed of a 5th order comb filter, an inverse sinc filter and a generic FIR filter. A fixed point architectural design was defined and an efficient implementation in usage of FPGA hardware resource and the results are presented. Keywords: Analog to digital conversion, FIR filters, sigma delta modulator, quadrature downconversion, multirate filtering