Study, fabrication and characterization in view of 3D Sequential Integration

Etude, fabrication et caractérisation pour l'intégration 3D séquentielle L'intégration 3D séquentielle consiste à empiler des couches de dispositifs les unes sur les autres, d'une manière séquentielle. Le défi principal est de fabriquer des transistors à basse température afin d'éviter la dégradation des couches inférieures. Cette intégration a été identifiée comme une technologie clé des applications More than Moore. A cet égard, des transistors analogiques sont requis et doivent être fabriqués à basse température. Dans ce travail, une évaluation de la stabilité thermique des couches inférieures a été réalisée. La stabilité thermique des transistors FD-SOI 28nm a été évaluée sous l'opération AC/DC et le rendement et fixée à 500° 2h. Les interconnexions Cu/ULK ont aussi été évaluées et fixées à 500° 2h. La stabilité thermique des transistors haute tension BULK (VDD=5V) a également été quantifiée. Ceux-ci peuvent être intégrés dans la couche inférieure d'une intégration 3D séquentielle avec un budget thermique confortable (500° 5h). Concernant la fabrication des transistors, il a fallu adapter deux briques technologiques afin de remplir les réquisits analogiques, à savoir l'empilement de grilles et la jonction. Un empilement de grilles composé d'un épais SiO2=6nma été obtenu via différents splits d'oxyde basse température et des traitements de densification (500°). Les caractéristiques de l'empilement de grilles ont été étudiées grâce à la caractérisation électrique. Les transistors NMOS sont fiables et adaptés pour des circuits readout avec seulement des NFETs. En outre, les défauts trouvés dans les SiO2 basse température ont été identifiés. Le meilleur oxyde basse température (hydrogenated plasma Pl-O2/H2) a fait preuve d'une bonne performance sur certaines Figures de Mérite Analogiques (gm/Id et gm/gd). L'activation des dopants via la recristallisation épitaxiale en phase solide (SPER) et l'activation thermique, tous deux à 500°, a été étudiée par caractérisation électrique et simulation TCAD. Différents splits focalisés sur la pré-amorphisation ont été testés. Il a été établi qu'en supprimant la pré-amorphisation avant l'implication LDD et en diminuant le budget thermique de l'espaceur, la performance et la fuite de jonction seraient optimisés. Les résultats présentés dans cette thèse démontrent qu'il est possible d'empiler des transistors haute (VDD=2.5V) tension analogiques dans une intégration 3D séquentielle pour les applications More than Moore.