Distribution de timing basée sur FPGA pour les expériences de physique des hautes énergies

Les expériences du Grand Collisionneur de Hadrons (LHC) verront leurs systèmes de Timing, Trigger et Contrôle (TTC) être mis à jour. Dans cette thèse, différents systèmes développés pour ces mises à jour seront présentés.Dans le chapitre 1, une introduction aux expériences du LHC est présentée et les bases de la génération de timing par radiofréquence (RF) pour les expériences de physique de hautes énergies seront détaillées. La motivation pour un système de haute performance basé sur les Matrices de Portes Programmables par l'Utilisateur (FPGA) pour la distribution du timing ainsi que les bases de cette technologie sont décrites.Le chapitre 2 présente une introduction théorique aux bases de la distribution de timing basée sur des liaisons optiques séries haute vitesse qui établira les fondements pour les chapitres 3, 4 et 5. Une explication detaillée sera ainsi fournie au sujet des différents composants constituant une liaison haute vitesse.Dans le chapitre 3, nous présentons un TTC basé sur les Réseaux Optiques Passifs (PON). TTC-PON est un système TTC bidirectionnel point-à-multipoint basé sur la technologie XG-PON de l'Union Internationale des Télécommunications (ITU) à 10 Gbit/s et des dispositifs FPGA modernes. Chaque maître peut gérer jusqu'à 64 noeuds à travers un réseau entièrement passif, délivrant une horloge récupérée à phase fixe à toutes les destinations avec moins de 5 ps de jitter. TTC-PON repousse les limites de la technologie PON en exploitant des protocoles customisés sur les modules optiques XG-PON disponibles dans le commerce. Le système présente un suivi de phase de l'ordre de quelques picosecondes pour l'horloge récupérée de chaque noeud. Une vue d'ensemble des protocoles adaptés sera donnée ainsi que des détails sur la mise en œuvre, le fonctionnement et les performances du système.Dans les chapitres 4 et 5, les défis particuliers liés aux mises à jour de haute luminosité des expériences du LHC seront présentés. La haute luminosité attendue lors de la deuxième phase des mises à jour du Grand Collisionneur de Hadrons (mises à jour de la phase 2 du LHC) posera des défis sans précédent à ses quatre expériences en termes de densité de collisions (également connue sous le nom de pile-up) par croisement de faisceaux. Découpler les points d'interaction de 200 collisions simultanées toutes les 25 ns nécessite une grande granularité dans les détecteurs, ainsi qu'une synchronisation extrêmement précise et stable.Dans le chapitre 4, nous discutons les défis posés aux émetteurs-récepteurs FPGA en termes d'exigences de déterminisme de phase. Avoir une phase fixe après plusieurs démarrages est une exigence majeure des expériences. Les variations de phase typiques de l'ordre de quelques dizaines de picosecondes après les démarrages observées lors de l'utilisation des techniques de conception de pointe ne sont plus suffisantes. Chaque limitation observée dans les émetteur et récepteur à haute vitesse intégrés dans la famille de FPGA Xilinx Ultrascale est ensuite étudiée et des solutions sont proposées. Des résultats expérimentaux issus de tests utilisant les cartes Xilinx sont présentés.Dans le chapitre 5, un IP core FPGA qui peut être utilisé pour atténuer les variations de phase liées aux variations de température dans les liaisons haute vitesse sera présenté. Le Timing Compensated Link (TCLink) est un IP core FPGA librement accessible, entièrement intégré dans les FPGA Xilinx Ultrascale. Il démontre une précision de phase de l'ordre de quelques picosecondes sur les systèmes de distribution de timing, améliorant ainsi la stabilité globale de timing dans les expériences de physique.Dans cette thèse, nous démontrerons qu'en utilisant des dispositifs FPGA, non seulement nous pouvons faire face aux exigences strictes de synchronisation des expériences du LHC, mais nous pouvons également mettre en place des schémas avancés entièrement intégrés dans le dispositif, sans nécessiter de composants externes.