Fiabilisation et test des processeurs dans un contexte embarqué

La réduction des marges temporelles dans les circuits synchrones est une manière d'améliorer leur performance.En cas de vieillissement, de fluctuations de la tension d'alimentation ou de la température du milieu de mission, des réductions sévères des marges temporelles peuvent néanmoins avoir un impact négatif sur la fiabilité des circuits. La réduction des marges temporelles sans dégradation de la fiabilité peut être réalisée à l'aide des informations d'un contrôle en ligne de ces marges. Cette thèse porte sur l'étude du suivi en ligne des marges temporelles des circuits intégrés synchrones. La première contribution de ce travail consiste en une nouvelle solution shadow-scan bien adaptée au suivi en ligne des marges temporelles, permettant une mise en œuvre de bascules scan plus rapides et pouvant être gérées de façon transparente par les outils de conception du commerce. Une approche naturelle de mise en œuvre du suivi des marges temporelles est le déploiement de moniteurs sur tous les chemins critiques ou susceptibles de le devenir à cause du vieillissement ou des variations dues au processus de production.Dans des circuits très contraints en termes de temps de propagation, avec un grand nombre de chemins critiques, cette approche peut conduire à un surcoût en surface trop important pour un gain en performance limité. Afin de pouvoir réduire le nombre de moniteurs avec un impact limité sur la qualité du monitoring, la seconde contribution de ce travail est la proposition d'une nouvelle méthode d'évaluation de la qualité du monitoring d'un groupe de bascules.Cette méthode est basée sur l'estimation de la probabilité d'activation des moniteurs. Deux métriques sont proposées pour quantifier la qualité du suivi des marges temporelles. La première sert à estimer la couverture temporelle d'un groupe de bascules, alors que la deuxième permet d'évaluer la couverture spatiale.Enfin, en se basant sur ces deux métriques, la dernière contribution de ce travail est la démonstration du fait qu'il est possible avec un surcoût limité d'améliorer significativement la qualité du monitoring d'un circuit si les moniteurs sont adaptés aux cônes logiques qu'ils surveillent.