High Resolution Continuous Time ADC for Crystal-less Systems

ADC Sigma-Delta à temps continu et à haute résolution pour systèmes sans quartz L’objectif du projet de thèse est de réaliser un Convertisseur Analogique-à-Numerique (CAN, ou ADC en anglais) pour applications audio à portabilité élevée, telles que USB-C, Wi-Fi ou Bluetooth, par exemple un microphone pour conférences. Pour ce type d'applications, qui visent une haute-dynamique et des très faibles consommations, un convertisseur sigma-delta à temps continu semble être le meilleur choix.Toutefois, le bruit au repos de ce type d’ADC est impacté par le bruit d’horloge.Le problème est amplifié du fait que la synthèse d’horloge, en visant également des faibles consommations, est réalisée en ayant comme référence un oscillateur intégré et non pas un quartz, qui est connu pour avoir des faibles performances en bruit d'horloge notamment.Il est toutefois possible de réduire l’impact du bruit d’horloge sur des structures à temps continu grâce à des circuits de contre-réaction.Selon les recherches bibliographiques, aucun travail n’a été effectué en utilisant une référence sans quartz avec un Sigma-Delta en temps continu d’ordre élevé.Il a aussi été tout de suite dévoilé le fait qu’il n’existe pas dans la littérature un modèle quantitativement fidèle pour la simulation du bruit d’horloge, ce qui est extrêmement important : vue la situation, il y a besoin d’un modèle très fin pour pouvoir quantifier l’impact du bruit d’horloge et l’efficacité des contre mesures connues.Il faut pouvoir tester le dimensionnement de ces dernières en vérifiant que la solution soit d’abord faisable, puis convenable sous le point de vue de la consommation en puissance et surface.Toujours pour garder la conception simple et moins coûteuse en puissance et surface, le choix d'un quantificateur mono-bit ainsi qu'une fréquence de suréchantillonnage basse a été choisie.Toutefois, cela implique que l'ordre du modulateur sera élevé, notamment un quatrième ordre.Il est donc aussi important de vérifier que la stabilité soit garantie, surtout avec la présence du FIR-DAC qui rajoute des délais dans la transmission des signaux rebouclées.Dans la littérature, il n’y a pas de critère de stabilité décrit pour les modulateurs d’ordre supérieurs à deux. Une situation d'instabilité peut être déclenchée par des signaux ou bruits injectés dans la structure qui amènent les états internes dans des combinaisons que la structure même n’est plus capable de compenser. Comme conséquence les états internes évoluent vers un pattern périodique où le modulateur se bloque définitivement. Ce dernier ne décrit carrément pas le signal d’entrée et ne pourra plus le faire, au moins que le modulateur soit redémarré dans des conditions opportunes.Il faut donc explorer une solution qui permette d’empêcher le modulateur d’entrer dans des zones d’instabilité. En plus, lors d’un signal ou bruit qui normalement n’est pas gérable est injectée puis cesse d’exister, il faut que cette solution permette de représenter le signal d’entrée original correctement dans des délais de quelques échantillons. De cette manière, un éventuel son abrupte sera à une fréquence suffisamment élevée de ne pas pouvoir être entendu par l’oreille humaine.Les deux aspects innovant principaux, c'est-à-dire, la gestion du bruit d'horloge et de la stabilité, ont été analysés en détail pendant la conception d'un modulateur sigma delta à temps continu mono-bit d'ordre quatre, qui a été ensuite réalisé sur silicium en technologie HCMOS9A et testé en laboratoire.