A memory hierarchy protected against side-channel attacks

Une hiérarchie mémoire protégée contre les attaques par canaux auxiliaires Les attaques par canaux auxiliaires ont traditionnellement permis d’exploiter les vulnérabilités des primitives cryptographiques dès lors qu’elles ont commencé à être implémentées sur des systèmes embarqués. L’objectif a longtemps été de retrouver des clés cryptographiques qui sont habituellement difficiles à obtenir en se basant uniquement sur les constructions mathématiques de ces algorithmes. Plusieurs contremesures ont été développées dans le but de protéger les implémentations d’algorithmes cryptographiques face à ces attaques.Pourtant, les systèmes embarqués engrangent plusieurs types de données qui circulent à travers la hiérarchie mémoire et qui peuvent être aussi sensibles que des clés de chiffrement. On pourrait penser à des données personnelles et confidentielles des utilisateurs (code d’authentification, informations médicales…). Cette thèse s’intéresse aux menaces que représentent les attaques par canaux auxiliaires sur la hiérarchie mémoire et spécialement les attaques de premier ordre basées sur l’analyse de la consommation de puissance. Une première caractérisation des fuites par canaux auxiliaires a donc été réalisée sur le bus d’interconnexion et les registres d’un System on Chip basé sur un processeur RISC-V (RI5CY). Cela a permis de confirmer les fuites en poids et distance de Hamming sur ces deux composants et aussi de montrer que ces fuites étaient aussi exploitables à travers une attaque template. On pouvait retrouver la valeur des données passant sur le bus avec une probabilité de succès de 0.96 avec 200 traces d’attaque et une complexité résiduelle de 213.2.Dans un deuxième temps, il a été question de définir une contremesure afin de protéger non seulement le bus et les registres mais toute la hiérarchie mémoire. Le chiffrement de la hiérarchie est une solution qui est bien connue et appliquée mais implique un surcoût en terme d’occupation spatiale et de latence temporelle. Afin d’alléger cette approche, une solution de masquage rapide et léger des données en mémoire cache est proposée. Cette solution prévoit un module léger qui permet de générer des masques 64 bits à chaque cycle d’horloge et à une fréquence de 150 MHz tout en ayant à stocker uniquement une source d’aléas de 8 bits au lieu des masques entiers. Ceux-ci pourront être recalculés à partir de la source d’aléas. Le masquage des données dans les caches vient en complément du chiffrement sur le bus en évitant d’avoir à envoyer des données chiffrées dans les caches et en permettant une exécution masquée au niveau du pipeline du CPU.